几乎所有人都不建议，在FPGA中使用多于一个时钟。在FPGA中使用不同的时钟，涉及到在不同的时钟域（clock domain）进行同步，数据的同步通常使用两个串联的触发器，flag（一个周期的信号）通常转换成电平转换，然后再到另一个域进行同步，详细的设计可以看这里。
因此，我也决定在我的设计中撤销异步的清零、下边沿的清零。在需要使用不同速度的组件，如设计目标中的可以暂停的，可以调速的cpu，采用计数器激活的clock enabler，详细设计可以看这里。这样对我现有的设计的修改产生了一定的工作量。